特許
J-GLOBAL ID：200903086852728202
切換えスイッチング手段、双安定回路および多安定回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2001-032972
公開番号（公開出願番号）：特開2001-257570
出願日： 2001年01月04日
公開日（公表日）： 2001年09月21日
要約：
【要約】【目的】 例えば第2発明の双安定回路はCMOSメモリーの様に消費電流の少ないメモリーをノーマリィ・オン型のトランジスタ等で構成することである。【構成】 例えば図の通りドレイン接地のNチャネル型FETとゲート接地のPチャネル型FETでプル・アップ手段を形成し、ドレイン接地のPチャネル型FETとゲート接地のNチャネル型FETでプル・ダウン手段を形成し、両直流電源端子間に前記プル・アップ手段と前記プル・ダウン手段を直列接続したことを特徴とする。これにより前記プル・アップ手段がオンのとき前記プル・ダウン手段側の両FETはゲート逆バイアスされてオフで、前記プル・ダウン手段がオンのとき前記プル・アップ手段側の両FETはゲート逆バイアスされてオフとなるので、安定状態では電流が流れず、消費電流は少なくなる。本実施例では全て接合型FETの使用で書込み速度が速くなる。(参考:特許第2853041号)
請求項（抜粋）：
ノーマリィ・オンの第1〜第4の可制御スイッチング手段が有って、その第1番目の制御端子と両主端子を制御端子ct1、主端子mt1a及び主端子mt1bと呼び、その第2番目の制御端子と両主端子を制御端子ct2、主端子mt2a及び主端子mt2bと呼び、その第3番目の制御端子と両主端子を制御端子ct3、主端子mt3a及び主端子mt3bと呼び、その第4番目の制御端子と両主端子を制御端子ct4、主端子mt4a及び主端子mt4bと呼ぶとしたときに、その第1番目の駆動信号入力用に制御端子ct1と主端子mt1aが対を成し、その第2番目の駆動信号入力用に制御端子ct2と主端子mt2aが対を成し、その第3番目の駆動信号入力用に制御端子ct3と主端子mt3aが対を成し、その第4番目の駆動信号入力用に制御端子ct4と主端子mt4aが対を成し、制御端子ct1・主端子mt1a間と制御端子ct4・主端子mt4a間の逆バイアス電圧極性はマイナスであり、制御端子ct2・主端子mt2a間と制御端子ct3・主端子mt3a間の逆バイアス電圧極性はプラスであり、直流電圧を供給する直流電源手段のプラス電源端子に主端子mt1bと制御端子ct3を接続し、主端子mt1aと主端子mt3aを接続し、制御端子ct1と制御端子ct2を接続し、主端子mt3bと主端子mt4bを接続し、主端子mt2aと主端子mt4aを接続し、前記直流電源手段のマイナス電源端子に主端子mt2bと制御端子ct4を接続したことを特徴とする切換えスイッチング手段。
IPC (2件)：
FI (2件)：
H03K 17/00 E
, H03K 3/356 Z
