特許
J-GLOBAL ID：200903086853480298
テストパタン生成方式
発明者：
出願人/特許権者：
代理人 (1件)：
河原 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-335765
公開番号（公開出願番号）：特開平5-142306
出願日： 1991年11月25日
公開日（公表日）： 1993年06月08日
要約：
【要約】【目的】 大規模な論理回路のテストパタンの生成時に回路分割を行い、限られたマシンリソースを使って品質のよいテストパタンを生成する。【構成】 回路分割手段2は論理回路1を入力ピンあるいはスキャンF/Fを少なくとも1つ以上含みかつ出力ピンあるいはスキャンF/Fを少なくとも1つ以上含む分割部分回路3に分割し、パタン生成手段4は分割部分回路3に対し定義した故障を検出するような分割パタン6を生成し、シーケンシャルマージ手段7は分割パタン6をシーケンシャルにマージしてテストパタン9を生成する。
請求項（抜粋）：
大規模な論理回路のテストパタン生成方式において、論理回路を入力ピンあるいはスキャンF/Fを少なくとも1つ以上含みかつ出力ピンあるいはスキャンF/Fを少なくとも1つ以上含む分割部分回路に分割する回路分割手段と、この回路分割手段により分割された分割部分回路に対し定義した故障を検出するような分割パタンを生成するパタン生成手段と、このパタン生成手段により生成された分割パタンをシーケンシャルにマージしてテストパタンを生成するシーケンシャルマージ手段とを有することを特徴とするテストパタン生成方式。
IPC (3件)：
G01R 31/28
, G06F 11/22 310
, G06F 11/22 330
