特許
J-GLOBAL ID：200903086927740602
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-326252
公開番号（公開出願番号）：特開平10-163491
出願日： 1997年11月27日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】フィールド酸化領域のエッジから発生する高濃度不純物領域の漏れ電流を最小化すると共に、高濃度不純物領域の活性化(activation)時に低濃度不純物領域が拡散する減少を防止し、ショートチャネルの発生現象を抑制し得る半導体素子の製造方法を提供する。【解決手段】半導体基板21上にゲート酸化膜23を形成する工程と、該ゲート絶縁膜23上にゲート電極24を形成する工程と、前記ゲート電極24上にゲートキャップ(Gate cap)25を形成する工程と、前記ゲート電極24の両側に位置する前記半導体基板21内に高濃度不純物領域26を形成する工程と、前記ゲートキャップ25を包含するゲート電極24の側面に第1サイドウォール27を形成する工程と、前記高濃度不純物領域26の最高不純物領域まで前記ゲート電極24の周囲に位置する半導体基板21をエッチングする工程と、前記半導体基板21内の高濃度不純物領域26を覆うように低濃度不純物領域28を形成する工程と、を順次行うものである。
請求項（抜粋）：
半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上にゲートキャップ(Gate cap)を形成する工程と、前記ゲート電極の両側に位置する前記半導体基板内に高濃度不純物領域を形成する工程と、前記ゲートキャップを包含するゲート電極の側面に第1サイドウォールを形成する工程と、前記高濃度不純物領域の最高不純物領域まで前記ゲート電極の周囲に位置する半導体基板をエッチングする工程と、前記半導体基板内の高濃度不純物領域を覆うように低濃度不純物領域を形成する工程と、を順次行うことを特徴とする半導体素子の製造方法。
IPC (2件)：
FI (3件)：
H01L 29/78 301 P
, H01L 29/78 301 S
, H01L 29/78 301 L
