特許

J-GLOBAL ID：200903086928947030

半導体装置及びその製造方法

発明者： 出口 達也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-217005
公開番号（公開出願番号）：特開平5-055361
出願日： 1991年08月28日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】 素子分離領域としてトレンチを備えた半導体装置及びその製造方法に関し、容易に行うことが可能な工程の変更により、素子を形成する基板のストレスを減少させ、形成される段差を減少させることが可能となる半導体装置及びその製造方法の提供を目的とする。【構成】 素子分離領域としてトレンチ1aを備えた半導体装置であって、半導体基板1に形成されているこのトレンチ1a内に、シリコン熱酸化膜3,シリコン窒化膜4,シリコン酸化膜5が順次積層して形成されており、表面が熱酸化膜6aにて被覆されたポリシリコン膜6が、このトレンチ1aの中心部を充填するように形成されているように構成する。

請求項（抜粋）：

素子分離領域としてトレンチ(1a)を備えた半導体装置であって、半導体基板(1) に形成されている該トレンチ(1a)内に、シリコン熱酸化膜(3),シリコン窒化膜(4),シリコン酸化膜(5) が順次積層して形成されており、表面が熱酸化膜(6a)にて被覆されたポリシリコン膜(6) が、前記トレンチ(1a)の中心部を充填するように形成されていることを特徴とする半導体装置。