特許

J-GLOBAL ID：200903086944019283

クロック信号断検出回路

発明者： 手塚 和人
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-100997
公開番号（公開出願番号）：特開平6-311150
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】 入力クロック信号断の検出回路をLSI化を図りディジタル部品で構成し、検出時間の値や誤差範囲を明確にすることができるクロック信号断検出回路を提供する。【構成】 クロック信号断検出回路において、第1のカウンタ11と、第2のカウンタ21と、ORゲート25とを備え、第1のカウンタ11にロード値12を入力するとともに、この第1のカウンタ11のクリア端子に第1のクロック信号CLK1に基づく信号を入力し、第1のカウンタ11のクロック端子に第2のクロック信号CLK2を入力し、第1のカウンタ11からのデコード信号をORゲート25に接続し、第2のカウンタ21にロード値22を入力するとともに、第2のカウンタ21のクリア端子に第2のクロック信号CLK2に基づく信号を入力し、第2のカウンタ21のクロック端子に第2のクロック信号CLK2を入力し、第2のカウンタ21からのデコード信号をORゲート25に接続し、ORゲート25からクロック信号断を検出するアラーム出力ALMOUTを得る。

請求項（抜粋）：

(a)第1のカウンタと、(b)第2のカウンタと、(c)ORゲートとを備え、(d)前記第1のカウンタにロード値を入力するとともに、前記第1のカウンタのクリア端子に第1のクロック信号に基づく信号を入力し、前記第1のカウンタのクロック端子に第2のクロック信号を入力し、前記第1のカウンタからのデコード信号を前記ORゲートに接続し、(e)前記第2のカウンタにロード値を入力するとともに、前記第2のカウンタのクリア端子に第2のクロック信号に基づく信号を入力し、前記第2のカウンタのクロック端子に第2のクロック信号を入力し、前記第2のカウンタからのデコード信号を前記ORゲートに接続することを特徴とするクロック信号断検出回路。

IPC (2件)：

H04L 7/00 ,  G06F 1/04 302