特許
J-GLOBAL ID：200903087018335097
キャッシュメモリ制御方法及びキャッシュメモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-153324
公開番号（公開出願番号）：特開平9-006675
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】 ライトバック時間の低減による性能の向上。【構成】 キャッシュメモリ3、各キャッシュラインの管理情報12を持つタグメモリ2、ライトバック方式で制御を行うキャッシュ制御回路4を含む。管理情報12はライトバックフラグを持つ。このフラグは初期化でリセットされ、自己の管理するキャッシュライン11に対するミスヒット・リード発生に伴ってセットされる。フラグが0のときにミスヒット・リードが発生しても、キャッシュライン11に関するライトバックは起きず、1のときに起きる。すなわち、2回のミスヒット・リードで1回のライトバックとなり、ライトバックに要する長い時間が低減される。
請求項（抜粋）：
ライトバック方式にてキャッシュメモリの制御を行う方法において、各キャッシュラインに対して発生するミスヒット・リードの回数が一定の値に達したとき、はじめてそのキャッシュラインに対するライトバックの起動を許可することを特徴とするキャッシュメモリ制御方法。
IPC (3件)：
G06F 12/08
, G06F 12/08 310
, G06F 12/12
G06F 12/08 B
, G06F 12/08 310 Z
, G06F 12/12 A
