特許

J-GLOBAL ID：200903087026142745

半導体集積回路

発明者： ブレレトン エドワード ビツセル
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-306385
公開番号（公開出願番号）：特開平5-142307
出願日： 1991年11月21日
公開日（公表日）： 1993年06月08日
要約：

【要約】【目的】本発明はスキャン設計との整合性に留意し、高速にスキャンテストを実現する半導体集積回路に関し、テスト中の制御信号による制御を可能とし、より少ないテストパターンでテストを行なうことに高速なテストを行ない得る半導体集積回路を提供することを目的とする。【構成】組み合わせ論理回路1と、バウンダリスキャンテストを行なうテスト回路3とを具備し、テスト回路3は、TAPコントローラTAPC、命令レジスタIR、命令デコーダDEC、並びにバウンダリスキャンセルBSC1〜BSCm及びBSSCKを直列接続してなるバウンダリスキャンチェーンを備え、バウンダリスキャンセルの内、制御信号端子SYSCLKに接続されるバウンダリスキャンセルBSSCKは、テスト時においても所定の命令実行時には、組み合わせ論理回路1への制御信号供給経路として機能する。

請求項（抜粋）：

内部の組み合わせ論理回路と、バウンダリスキャンテストを行なうテスト回路とを有し、前記テスト回路は、該テスト回路を制御するTAPコントローラと、テスト専用入力端子からテスト命令を入力して保持する命令レジスタと、前記命令レジスタの命令語を解読して制御信号群を出力する命令デコーダと、前記組み合わせ論理回路の各入出力端子に対応して個々に接続され、テスト時にはバウンダリスキャンの経路として、その他通常時には前記組み合わせ論理回路のデータの経路として機能するバウンダリスキャンセルを、直列接続してなるバウンダリスキャンチェーンとを備え、前記バウンダリスキャンセルの内、当該半導体集積回路を制御する任意の制御信号端子に接続されるバウンダリスキャンセルは、テスト時においても所定の命令実行時には、前記組み合わせ論理回路への制御信号供給経路として機能することを特徴とする半導体集積回路。