特許

J-GLOBAL ID：200903087035250291

バック・ゲート電圧制御遅延回路を有する半導体メモリ素子

発明者： 助川 俊一 ,  別所 真次 ,  橘 正 ,  吉田 博幸
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-334685
公開番号（公開出願番号）：特開平11-232870
出願日： 1998年11月25日
公開日（公表日）： 1999年08月27日
要約：

【要約】【課題】 電源電圧に対する依存性が低く、データ・アクセス時間の高速化を実現可能とする遅延回路を有するメモリ素子を提供する。【解決手段】 半導体メモリ素子は、アドレス・バッファ(200)、プレデコーダ回路(202)、メモリ・アレイ(212)、主増幅器(216)、アドレス遷移検出(ATD)パルス発生回路(204)、パルス遅延回路(208)を備える。メモリ素子は、更に、バック・ゲート電圧を発生する電圧発生器を含む。バック・ゲート電圧は、アドレス遷移検出(ATD)パルス発生回路およびパルス遅延回路に、低電圧源(VBB)として供給される。アドレス遷移検出(ATD)パルス発生器およびパルス遅延回路の遅延は、バック・ゲート電圧(VBB)によって制御されるので、メモリ素子の高電圧源(VDD)に対する依存度が低い。

請求項（抜粋）：

半導体メモリ素子であって、入力および出力を有するアドレス・バッファと、前記アドレス・バッファの前記出力を受け取るように結合されたプレデコーダ回路と、前記プレデコーダ回路の出力を受け取るように結合されたメモリ・アレイと、前記メモリ・アレイの出力を受け取るように結合された主増幅器と、前記アドレス・バッファの前記出力を受け取るように結合されたアドレス遷移検出(ATD)パルス発生回路と、前記アドレス遷移検出パルス発生回路の出力を受け取るように結合されたパルス遅延回路であって、更に前記主増幅器に主増幅信号を供給するように結合された前記パルス遅延回路と、バック・ゲート電圧を発生する電圧発生器であって、前記バック・ゲート電圧を前記メモリ・アレイ内のセルに供給すると共に、前記アドレス遷移検出(ATD)パルス発生回路および前記パルス遅延回路の低電圧源として供給するように結合された前記電圧発生器とを備え、前記アドレス遷移検出(ATD)パルス発生器および前記パルス遅延回路が有する遅延が、前記バック・ゲート電圧によって制御され、前記メモリ素子の高電圧源に対する依存性が低いことを特徴とする半導体メモリ素子。

IPC (3件)：

G11C 11/407 ,  G11C 11/41 ,  G11C 11/408

FI (3件)：

G11C 11/34 354 C ,  G11C 11/34 L ,  G11C 11/34 354 G