特許
J-GLOBAL ID：200903087065188728
FIFOメモリ・パケットスイッチ
発明者：
出願人/特許権者：
代理人 (1件)：
蔵合 正博
公報種別：公開公報
出願番号（国際出願番号）：特願平4-306857
公開番号（公開出願番号）：特開平6-164641
出願日： 1992年11月17日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 データメモリの容量を少なくすることができ、回路量の少ない優れたFIFOメモリおよびパケットスイッチを提供すること。【構成】 出力回線113等に対応して、書き込みアドレスポインタ118等と読み出しアドレスポインタ123等を設け、メモリ手段111内にパケットを順序付けるアドレスをパケットとともに格納することによって、出力回線毎にFIFOメモリを構成する。また、最後尾空きアドレスポインタ122と先頭空きアドレスポインタ127を設け、空きアドレスを順序付けるアドレスを空きアドレス毎に格納することによって、空きアドレス用FIFOメモリを構成する。受信パケットを格納するアドレスは空きアドレス用FIFOメモリから得て、パケットを送信して空きとなったアドレスは空きアドレス用FIFOメモリに戻すことにより、メモリ手段111に効率的にパケットを格納することができる。
請求項（抜粋）：
複数のデータを格納するデータ記憶手段と、最後に格納されたデータの書き込み位置を記憶する書き込み位置記憶手段と、最初に格納されたデータの書き込み位置を記憶する読み出し位置記憶手段と、データが格納されてない前記データ記憶手段内の空き位置のうち、最も新しい空き位置を記憶する最後尾空き位置記憶手段と、最も古い空き位置を示す先頭空き位置記憶手段と、前記各手段の位置情報をもとに、前記データ記憶手段に格納されたデータを格納順に順序付けするとともに、データが格納されていない空き位置を順序付けしてデータの先入れ先出し動作を行なわせる制御手段とを備えたFIFOメモリ。
IPC (3件)：
H04L 12/56
, H04L 12/48
, H04Q 3/52 101
H04L 11/20 102 B
, H04L 11/20 Z
