特許
J-GLOBAL ID：200903087067142504
論理合成の境界条件抽出システム
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-347431
公開番号（公開出願番号）：特開平10-187787
出願日： 1996年12月26日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】論理合成におけるブロック間の境界条件として、RTL記述から、高速に且つ個々の回路の特性を反映したタイミング制約を抽出できるようにする。【解決手段】RTL記述内容からブロック間の境界部分の組合せ回路を境界部分抽出部12にて抽出し、その組合せ回路をブール変換部13にてブール変換する。正規化遅延算出部16は、ブール変換された境界部分の各パスについて正規化遅延テーブル14及び重み係数テーブル15を参照して正規化された遅延を算出する。重み付け部18は、ブロック単位の重み付けが指定された場合、指定の重み係数を、指定ブロックについて正規化遅延算出部16で算出された各パスの正規化遅延に乗ずる重み付けを行う。この重み付け後、その時点において求められているブロック間の境界部分のパスの正規化遅延の隣接ブロック間の比率に応じたタイミングの制約をタイミング制約抽出部19にて抽出する。
請求項（抜粋）：
レジスタトランスファレベルで記述された論理回路を対象としてブロック間の境界条件を抽出する論理合成の境界条件抽出システムであって、前記レジスタトランスファレベルの記述内容からブロック間の境界部分の組合せ回路を抽出する境界部分抽出手段と、前記境界部分抽出手段により抽出された組合せ回路をブール式に変換するブール変換手段と、前記ブール変換手段により変換されたブール式を表す各論理演算子の正規化された遅延から、各ブロックの境界部分のパスの正規化された遅延を算出する正規化遅延算出手段と、ブロック毎に重み係数を指定入力する重み付け指定入力手段と、前記重み付け指定入力手段により指定入力された重み係数を、指定ブロックについて前記正規化遅延算出手段により算出された各パスの正規化された遅延に乗ずる重み付けを行う重み付け手段と、前記重み付け手段による重み付け後に、前記ブロック間の境界部分のパスの正規化された遅延の隣接ブロック間の比率に応じたタイミングの制約を抽出するタイミング制約抽出手段とを具備することを特徴とする論理合成の境界条件抽出システム。
IPC (2件)：
FI (2件)：
G06F 15/60 656 D
, H01L 21/82 C
