特許

J-GLOBAL ID：200903087084664638

半導体集積回路装置およびその製造方法

発明者： 白須 辰美 ,  清田 省吾 ,  久保 征治 ,  奥山 幸祐 ,  鈴木 範夫
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-082315
公開番号（公開出願番号）：特開平8-213478
出願日： 1995年04月07日
公開日（公表日）： 1996年08月20日
要約：

【要約】【目的】 素子特性の設定精度を向上させる。【構成】 半導体基板本体2Sの上部に形成されたウエル3a,3b上に、ウエル3a,3bに含有された不純物の濃度よりも低不純物濃度のエピタキシャル層2Eを設け、そのエピタキシャル層2E上にpチャネル形のMOS・FET5Pおよびnチャネル形のMOS・FET5Nを設けた。

請求項（抜粋）：

PN接合を構成するように所定導電形の第1不純物を含有する第1半導体領域が、前記第1不純物とは反対導電形の第2不純物を含有する半導体基板本体の主面部に設けられ、前記半導体基板本体上に、前記第1半導体領域の不純物濃度よりも低濃度の不純物を含有するエピタキシャル層が設けられ、底部に前記PN接合が終端した半導体基板本体上の素子分離領域における前記エピタキシャル層内に素子分離部が設けられたことを特徴とする半導体集積回路装置。

IPC (10件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/205 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/08 321 E ,  H01L 27/10 651 ,  H01L 29/78 301 Y ,  H01L 29/78 301 M ,  H01L 29/78 371