特許

J-GLOBAL ID：200903087132031510

半導体装置,半導体素子用パツケージ及びそれらの製造方法

発明者： 大西 修
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-215704
公開番号（公開出願番号）：特開平5-055399
出願日： 1991年08月28日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】端面電極の位置及び寸法精度を向上させ、ファインピッチ化,自動認識化及び自動外観検査化への対応を可能とし、更に製造工程を簡略化することを目的とする。【構成】半導体素子用パッケージ基板1の端面の全周をメッキし、メッキ電極10を形成する。形成されたメッキ電極10を、切削又は型ぬきにより分離させ、個々の端面電極3とする。

請求項（抜粋）：

側面部に導体層を有するパッケージの一主面上に半導体素子を搭載し、前記パッケージの前記一主面上に前記半導体素子に接続された複数の導体配線を有し、前記複数の導体配線は前記パッケージ側面部の導体層にそれぞれ接続され、前記導体配線と接続された部分の前記導体層は前記導体層に形成された切り込みによって他の前記導体配線と接続された部分の導体層とそれぞれ分離されていることを特徴とする半導体装置。