特許
J-GLOBAL ID：200903087168491119
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-244463
公開番号（公開出願番号）：特開平9-107085
出願日： 1987年05月11日
公開日（公表日）： 1997年04月22日
要約：
【要約】【目的】 微細化、容量増大に適した半導体記憶装置を提供する。【構成】 半導体基体主面にワード線及びデータ線が交差するように配置され、プレート電極の一部がデータ線上に延びる電荷蓄積用キャパシタを有する半導体記憶装置であって、図9に示したレイアウトのように、データ線6-8(斜線部)をコンタクト孔6-3を避けてワード線6-2上で折り曲げ交差させ、素子分離酸化膜6-1上に延ばすパターン配置としている。【効果】このような構成とすることで、セルレイアウトの構成を単純にし、つまり素子分離酸化膜(LOCOS)6-1パターンで囲まれる活性領域(スイッチ用のトランジスタが形成された領域)のパターンを単純な矩形状とし、セルの微細化とともに、ワード線6-2の線幅を充分確保できる。
請求項（抜粋）：
半導体基体主面にワード線及びデータ線が交差するように配置され、プレート電極の一部がデータ線上に延びる電荷蓄積用キャパシタを有する半導体記憶装置であって、該電荷蓄積用キャパシタの他方の電極は層間絶縁膜に設けられた第1の接続孔を介して、該半導体基体内に設けられた第1の不純物層に電気的接続され、該データ線は層間絶縁膜に設けられた第2の接続孔を介して、該半導体基体内に設けられた第2の不純物層に電気的接続され、かつ該データ線は該第1の接続孔に平面的に重ならないように、該ワード線上で折り曲げ交差して成るパターン配置とされたことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 Z
, H01L 27/04 C
, H01L 27/10 681 A
, H01L 27/10 681 B
