メモリアクセス装置

発明者： ,
出願人/特許権者：
代理人 (1件)：酒井宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-165013
公開番号（公開出願番号）：特開2002-358232
出願日： 2001年05月31日
公開日（公表日）： 2002年12月13日
要約：

【要約】【課題】簡単な回路構成によってCPUおよび他の機能デバイスからメモリへの同時アクセスをお互いに左右されることなく実現するメモリアクセス装置を得ること。【解決手段】各ブロックBK0〜BKnが連続したアドレス領域を持つようにRAM2のメモリアドレス空間を複数のブロックBK0〜BKnに分割し、これら分割した各ブロックBK0〜BKnにCPU1およびRTD3のアドレスバスおよびデータバスを接続している。メモリアクセス制御回路4は、CPU1からアクセスされたメモリブロックとRTD3からアクセスされたメモリブロックを判定し、これらが異なるブロックである場合は、RAM2に対するCPU1およびRTD3による同時アクセスを許可する。

請求項（抜粋）：

第1の機能デバイスとしてのCPUと第2の機能デバイスとの双方からメモリに対するアクセスを行うメモリアクセス装置において、各ブロックが連続したアドレス領域を持つようにメモリアドレス空間が複数のブロックに分割され、各ブロックには第1および第2の機能デバイスのアドレスバスおよびデータバスが接続されるメモリと、前記第1の機能デバイスからアクセスされたメモリブロックと前記第2の機能デバイスからアクセスされたメモリブロックを判定し、これらが異なるブロックである場合は、前記メモリに対する第1および第2の機能デバイスによる同時アクセスを許可するメモリアクセス制御回路と、を備えることを特徴とするメモリアクセス装置。

IPC (6件)：

G06F 12/00 570 , G06F 12/00 560 , G06F 12/06 550 , G06F 15/78 510 , G06F 15/78 , G11C 11/41

FI (6件)：

G06F 12/00 570 C , G06F 12/00 560 B , G06F 12/06 550 C , G06F 15/78 510 A , G06F 15/78 510 G , G11C 11/34 K

Fターム (13件)：

5B015HH01 , 5B015HH03 , 5B015KB07 , 5B015KB09 , 5B015NN01 , 5B015PP08 , 5B015QQ01 , 5B060CD16 , 5B060KA03 , 5B060KA05 , 5B062CC01 , 5B062DD08 , 5B062DD10

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