特許

J-GLOBAL ID：200903087179963012

情報処理装置

発明者： 佐藤 亮一
出願人/特許権者： シャープ株式会社
代理人 (1件)： 高野 明近
公報種別：公開公報
出願番号（国際出願番号）：特願平9-307077
公開番号（公開出願番号）：特開平11-143776
出願日： 1997年11月10日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】 上位メモリ,及び下位メモリよりなる階層化メモリの制御を合理化し、上位メモリによる無駄な電力消費を削減できるようにした情報処理装置を提供する。【解決手段】 情報処理装置は、キャッシュ(CACHE)2及びメモリ・マッピング・ユニット(MMU)3の有効化/非有効化を切り替えて、情報出力を要求するアクセスを制御する手段として、キャッシュ・イネーブラー2a,及びMMUイネーブラー3aを備え、制御論理部61により、これらを制御する。プロセッサの高速動作時には、CPUコア1が情報出力の要求をキャッシュ2とMMU3の両方に同時発行するように制御し、またプロセッサの低速動作時には、最初からMMU3にのみ要求を発行させる。通常キャッシュ2の応答はMMU3の応答より速いが、消費電力は大きいため、プロセッサの動作速度に応じて、要求するアクセスを合理的に制御することにより、低消費電力化が実現する。

請求項（抜粋）：

上位メモリ及び下位メモリにより階層化されたメモリを備える情報処理装置において、前記上位メモリへのアクセスの有効化/非有効化を切り替える第一の切り替え手段と、前記下位メモリへのアクセスの有効化/非有効化を切り替える第二の切り替え手段と、前記第一の切り替え手段を制御する第一の切り替え手段制御信号,及び前記第二の切り替え手段を制御する第2の切り替え手段制御信号を生成して出力することにより、前記メモリヘのアクセスを制御するメモリアクセス制御手段とを有することを特徴とする情報処理装置。

IPC (3件)：

G06F 12/08 ,  G06F 1/26 ,  G06F 1/32

FI (3件)：

G06F 12/08 P ,  G06F 1/00 330 D ,  G06F 1/00 332 Z