特許
J-GLOBAL ID：200903087181093548
メモリ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-309414
公開番号（公開出願番号）：特開平5-143466
出願日： 1991年11月25日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 本発明はメモリ制御回路に関し、CPUの暴走等によってもメモリに格納された重要なデータが書き換えられることがないメモリ制御回路を実現することを目的とする。【構成】 アドレスデコーダ2はアドレス信号を解析し、ゲート回路3はアドレスデコーダ2と内部レジスタ4との双方の出力信号をゲートしてメモリ7にチップセレクト信号を入力する。クリア手段6はチップセレクト信号をオンにする信号と書き込みタイミング信号とが入力されチップセレクト信号が出力されメモリ7の書き込みタイミング信号の入力の後ゲート回路3から出力されるチップセレクト信号を強制的にオフとするよう内部レジスタ4をクリア状態にする。
請求項（抜粋）：
中央処理装置(1)からメモリ(7)に入力されるアドレス信号、書き込みタイミング信号及びデータのうち、該アドレス信号が入力されるアドレスデコーダ(2)と、該書き込みタイミング信号及びデータと該アドレスデコーダ(2)の出力信号とが入力される内部レジスタ(4)と、該アドレスデコーダ(2)及び内部レジスタ(4)の各出力信号をゲートして前記メモリ(7)にチップセレクト信号を入力するゲート回路(3)とを備えたメモリ制御回路(8)において、前記メモリ(7)を指示する前記アドレス信号と前記チップセレクト信号をオンとするデータと前記書き込みタイミング信号とが入力されることにより、前記ゲート回路(3)よりチップセレクト信号が出力された後、前記メモリ(7)への書き込みタイミング信号入力終了後に強制的に前記ゲート回路(3)から出力されるチップセレクト信号をオフとするよう前記内部レジスタ(4)をクリア状態とするクリア手段(6)を設けたことを特徴とするメモリ制御回路。
IPC (2件)：
G06F 12/16 310
, G11C 16/06
