特許
J-GLOBAL ID：200903087227052400
フレーム同期検出回路
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-030280
公開番号（公開出願番号）：特開平5-235925
出願日： 1992年02月18日
公開日（公表日）： 1993年09月10日
要約：
【要約】【目的】ディジタル通信におけるフレーム同期検出回路に関し、同期検出を迅速に行うことのできるフレーム同期検出回路を実現することを目的とする。【構成】入力データから2つのフレームパターンFA、FBを検出し、そのタイミング信号A、Bを発生するパターン検出回路10と、2つのフレームパターンFA、FBのタイミング信号A、Bを発生するパルス発生回路20と、パターン検出回路10の発生するタイミング信号A、Bとパルス発生回路20の発生するタイミング信号A、Bのタイミングを比較するパターン比較回路30と、パターン比較回路30の出力を所定の段数の保護をかけて出力する保護回路40と、保護回路40の出力により、パルス発生回路20にロードするタイミング信号を制御するロード制御回路50とを備え、同期外れ検出後の同期検出動作を2つのフレームパターンFA、FBの何れからでも開始するように構成する。
請求項（抜粋）：
異なる2つのフレームパターンによりフレーム同期を検出する回路であって、入力データから2つのフレームパターン(FA、FB)を検出し、そのタイミング信号(A、B)を発生するパターン検出回路(10)と、前記2つのフレームパターン(FA、FB)のタイミング信号(A、B)を発生するパルス発生回路(20)と、前記パターン検出回路(10)の発生するタイミング信号(A、B)と、前記パルス発生回路(20)の発生するタイミング信号(A、B)のタイミングを比較するパターン比較回路(30)と、前記パターン比較回路(30)の出力を所定の段数の保護をかけて出力する保護回路(40)と、前記保護回路(40)の出力により、前記パルス発生回路(20)にロードするタイミング信号を制御するロード制御回路(50)とを備え、同期外れ検出後の同期検出動作を、前記2つのフレームパターン(FA、FB)の何れからでも開始することを特徴とするフレーム同期検出回路。
IPC (2件)：
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