特許

J-GLOBAL ID：200903087255384353

メモリ集積回路

発明者： 境野 博文 ,  眞野 臣弘
出願人/特許権者： 日本電気株式会社 ,  日本電気エンジニアリング株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-354483
公開番号（公開出願番号）：特開平6-187797
出願日： 1992年12月16日
公開日（公表日）： 1994年07月08日
要約：

【要約】【目的】 動作周波数の遅い試験装置においても、実際の装置におけるクロックと同一の繰返し周波数のクロックで試験を行えるようにする。【構成】 データを記憶するためのメモリブロックを有するメモリ集積回路であって、テストモード信号6が“H”のとき、クロック制御回路1でクロック信号5の繰返し周波数のN倍(Nは1より大なる数)の繰返し周波数を有するクロック信号8を生成する。アドレス制御回路2では、この生成されたクロック信号8に同期してアドレスを反転及び非反転変化せしめる。この出力アドレスをクロック信号8に応じてレジスタ3からRAMブロック4に与える。【効果】 チップ内でクロック信号の繰返し周波数を高めることにより、動作周波数の遅い試験装置でも有効な試験が行える。

請求項（抜粋）：

データを記憶するためのメモリブロックを有するメモリ集積回路であって、テストモードにおいて入力されたクロック信号の繰返し周波数のN倍(Nは1より大なる数,以下同じ)の繰返し周波数を有するクロック信号を生成するクロック制御回路と、この生成されたクロック信号に同期してアドレスを変化せしめるアドレス制御回路と、この出力アドレスを前記生成されたクロック信号に応じて前記メモリブロックに与える回路とを有することを特徴とするメモリ集積回路。

IPC (2件)：

G11C 29/00 303 ,  G01R 31/318

引用特許：

審査官引用 (3件)

• 特開平4-258899
  
• 特開平2-285599
  
• 特開平4-351797