特許

J-GLOBAL ID：200903087271158070

電界放出素子アレイの製造方法

発明者： 落合 久隆 ,  伊藤 茂生 ,  渡辺 照男 ,  大津 和佳 ,  谷口 昌照
出願人/特許権者： 双葉電子工業株式会社
代理人 (1件)： 脇 篤夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-250917
公開番号（公開出願番号）：特開平7-085779
出願日： 1993年09月14日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】 電界放出カソードアレイの製造方法を提供する。【構成】 少なくともガラス基板100、薄膜導体層101、抵抗層102、絶縁層103、ゲート電極層104を積層した基板の上面をフォトレジストを塗布して、フォトリソグラフィーによりレジストをパターニングして、レジスト島120を残す。次に、この上から剥離層(Ni)121、RIE用のマスク層(Al)122を蒸着した後、レジスト層111をレジスト剥離液に浸すことにより除去して、開口部123を形成する。開口部123から異方性エッチングによって絶縁層及びゲート電極層と異方性エッチングし、その後わずかにBHFによって等方性エッチングすることによってホール124を形成する。次に、エミッタ材料を蒸着することによってコーン状のエミッタ115を抵抗層の上面に形成する。

請求項（抜粋）：

少なくとも、基板上にカソード層、抵抗層、絶縁層、ゲート電極層を順次成膜した積層基板に対して、上記積層基板の表面にレジスト層を形成し、このレジスト層の表面をモノクロロベンゼンによって表面硬化処理した後、フォトリソグラフィー法によりレジストを所定の形状にパターニングする第1の工程と、このフォトリソグラフィー法により得られたレジストパターンの上方より剥離層とマスク層を順次蒸着法により成膜した後、レジスト剥離液の中に基板を侵し、レジスト層上の剥離層とマスク層をレジスト層から除去する第2の工程と、マスク層でマスクされていない絶縁層部分を反応性イオンエッチングにより異方性エッチングを行い、ホールを形成する第3の工程と、上記、工程で形成されたホール内を等方向性エッチングにより僅かに広げ、ゲート電極のホール内への張り出しの作製を行う第4の工程と、その後、上記基板の表面にエミッタ電極材料を正蒸着して、上記ホール内にコーン状のエミッタ電極を形成すると共に、上記剥離層を除去することを特徴とする電界放出素子アレイの製造方法。