特許

J-GLOBAL ID：200903087304970298

半導体素子の製造方法

発明者： 金 守 鎭
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2007-002052
公開番号（公開出願番号）：特開2008-066689
出願日： 2007年01月10日
公開日（公表日）： 2008年03月21日
要約：

【課題】ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供すること。【解決手段】フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程とを含む半導体素子の製造方法を提供する。【選択図】 図1G

請求項（抜粋）：

フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、 前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、 前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、 前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、 前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、 を含むことを特徴とする半導体素子の製造方法。

IPC (6件)：

H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 27/115

FI (3件)：

H01L29/78 371 ,  H01L21/90 N ,  H01L27/10 434

Fターム (31件)：

5F033HH04 ,  5F033HH28 ,  5F033MM07 ,  5F033QQ09 ,  5F033QQ11 ,  5F033RR04 ,  5F033RR06 ,  5F033RR29 ,  5F033RR30 ,  5F033SS15 ,  5F033TT08 ,  5F033VV06 ,  5F033VV16 ,  5F033XX24 ,  5F083EP02 ,  5F083EP23 ,  5F083EP76 ,  5F083GA03 ,  5F083GA11 ,  5F083JA35 ,  5F083JA56 ,  5F083PR03 ,  5F083PR21 ,  5F101BA01 ,  5F101BB05 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BF08 ,  5F101BH02 ,  5F101BH14