特許

J-GLOBAL ID：200903087309983657

ビット・マッピングの装置および方法

発明者： シンデラー、ハンズ、ルドルフ ,  リュッテン、ロナルド、ピィーター
出願人/特許権者： インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
代理人 (1件)： 合田 潔 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-522084
公開番号（公開出願番号）：特表平9-503609
出願日： 1994年02月25日
公開日（公表日）： 1997年04月08日
要約：

【要約】内容アドレス可能メモリ(CAM)を使用しない高速nビット-kビット変換装置またはマッピング装置が記載される。これは、本質的に2つの従来の記憶装置(RAM)を使用することを特徴とする。第一の記憶装置(3)内には、nビット・ワードが、好ましくは2進探索キーによって決定された順序で記憶される。第2の記憶装置(4)は、対応するkビット変換を保持する。どちらの記憶装置も、入力nビット・ワードと第1の記憶装置の内容との一致を見つけるために実行される探索中に確立される本質的に同じアドレスによってアドレス指定される。本発明の変形例では、並列比較の使用およびパイプラインの使用が示される。

請求項（抜粋）：

複数のnビット・シーケンスを対応するkビット・シーケンス(k<n)に変換する装置において、-前記nビット・シーケンスを動作中に第1のアドレスに記憶する第1の記憶手段(3;23;33、331;43)と、-前記kビット・シーケンスを、前記第1のアドレスから直接導出できる、好ましくは前記第1のアドレスに等しい第2のアドレスに記憶する第2の記憶手段(4;24;34;44)と、-前記第1のアドレス手段および前記第2のアドレス手段をアドレス指定するアドレス・レジスタ手段(6;261、262;361、362)と、-前記第1の記憶手段の出力をnビット入力シーケンスと比較する比較手段(2;221-223;320-322;42)と、-前記比較手段の出力に従って前記アドレス・レジスタ手段のビットをセットする手段(7;27;37;47)とを含む装置。

IPC (2件)：

G11C 15/04 ,  G06F 12/00 560

FI (2件)：

G11C 15/04 Z ,  G06F 12/00 560 G