特許
J-GLOBAL ID：200903087349111261
マルチCPU用メモリ制御回路
発明者：
,
出願人/特許権者：
,
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-031554
公開番号（公開出願番号）：特開平5-197619
出願日： 1992年01月22日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】 マルチCPU方式でかつ共有メモリを有するコンピュータシステムにおいてCPU間のメモリアクセス競合を減らして、システム全体の性能低下を防ぐ。【構成】 メモリ30を2つのメモリブロック10,11に分け、各メモリブロックのアドレス空間の割当て方式をインタリーブ方式とする。データ書込み時、CPU1,2のデータをマルチプレクサ3,4で夫々選択し、読出し時、メモリブロック10,11のデータをマルチプレクサ5,6で夫々選択する。
請求項（抜粋）：
第1及び第2のCPUから共通にアクセス自在でかつアドレス割当て方式がインタリーブ方式とされた複数のアドレス空間を有するメモリと、前記第1及び第2のCPUからのアクセスアドレスを前記アドレス空間の各々へ夫々択一的に導出する手段と、前記第1及び第2のCPUと前記アドレス空間の各々との間の各アクセスデータを夫々択一的に接続する手段と、前記第1および第2のCPUのアクセスアドレスが前記アドレス空間の1つに対して競合したときに、予め定められた方のCPUのアクセスを待合わ制御する手段とを含むことを特徴とするマルチCPU用メモリ制御回路。
IPC (2件)：
G06F 12/06 550
, G06F 15/16 350
