特許

J-GLOBAL ID：200903087370365575

半導体メモリ

発明者： 辻本 明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-212548
公開番号（公開出願番号）：特開平5-054649
出願日： 1991年08月26日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】ワード線とビット線とでメモリセルを選択する型の半導体メモリにおいて、集積度を高めるために外部電源電圧を低くせざるを得ない時でも、これに伴うワード線の立ち上り速度の低下および動作マージンの減少を小さく抑える。【構成】昇圧電源部7で外部電源電圧VCCを昇圧し、この昇圧電圧をワードドライバ回路8の電源電圧とする。昇圧電源部7では、電圧検知回路4が、比較基準電圧VREF をもとにして昇圧電源ライン9の電圧を監視し、この電圧が所定値より低下した時は、検知信号φ1 により発振回路5を発振させる。昇圧回路6は、発振回路5の出力信号φ2 により駆動され、外部電源電圧VCCを出力信号φ2 の周波数に応じた昇圧比でVB まで昇圧し、昇圧電源ライン9に出力する。

請求項（抜粋）：

アレー状に配列されたメモリセルをワード線とビット線とで選択する型の半導体メモリにおいて、前記ワード線をドライブするワードドライバ回路が、半導体メモリの外部から供給された外部電源電圧を内部で昇圧して得られる電圧を電源電圧とすることを特徴とする半導体メモリ。

IPC (4件)：

G11C 11/407 ,  G11C 11/413 ,  H01L 27/04 ,  H01L 27/108

FI (4件)：

G11C 11/34 354 D ,  G11C 11/34 335 A ,  G11C 11/34 354 F ,  H01L 27/10 325 N

引用特許：

審査官引用 (2件)

• 特開昭63-153791
  
• 特開昭63-255897