特許
J-GLOBAL ID：200903087427695283
半導体素子のキャパシタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-261445
公開番号（公開出願番号）：特開平10-173143
出願日： 1997年09月26日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 キャパシタの下部電極とポリシリコン間の拡散防止及び境界金属層の酸化を防止できる半導体素子のキャパシタを提供する。【解決手段】 境界金属層の構造を2層以上に形成したことを特徴とするものである。すなわち、半導体基板上に形成させた絶縁膜のコンタクトホールを充填するプラグの上に第1バリヤー層を形成させるとともに、その上に第2バリヤー層を形成させる。その第1バリヤー層をシリコン拡散防止膜とし、第2バイヤー層を酸素原子拡散防止膜とする。
請求項（抜粋）：
半導体基板と、前記半導体基板上にコンタクトホールを有する絶縁膜と、前記コンタクトホールに形成されるプラグと、前記プラグ上のシリコン拡散防止膜としての第1バリヤー層と、前記第1バリヤー層上の酸素拡散防止膜としての第2バリヤー層と、前記第2バリヤー層上の下部電極と、前記下部電極上の誘電膜と、前記誘電膜上の上部電極とを備えることを特徴とする半導体素子のキャパシタ。
IPC (2件)：
H01L 27/108
, H01L 21/8242
