特許

J-GLOBAL ID：200903087445687590

LSIの素子配置方法

発明者： 半田 恵一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-228367
公開番号（公開出願番号）：特開平7-086411
出願日： 1993年09月14日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】回路全体を考慮した質の高い配置結果を高速に求める。【構成】回路におけるブランチの並び順を反映するように配置するLSIの素子配置方法において、回路図を複数個のブランチからなる部分回路に分割する工程と、それぞれの部分回路の素子配置に対して遺伝アルゴリズムを並列に適用する工程とを具備し、各部分回路に対する遺伝アルゴリズムで用いる適応度を求める場合、その部分回路内の素子間の接続関係等の情報の他に、直前の部分回路の、予め指定された世代数m毎の最良解の配置結果の情報をも参照する。

請求項（抜粋）：

回路におけるブランチの並び順を反映するように配置するLSIの素子配置方法において、回路図を複数個のブランチからなる部分回路に分割する工程と、それぞれの部分回路の素子配置に対して遺伝アルゴリズムを並列に適用する工程とを具備し、各部分回路に対する遺伝アルゴリズムで用いる適応度を求める場合、その部分回路内の素子間の接続関係等の情報の他に、直前の部分回路の、予め指定された世代数m毎の最良解の配置結果の情報をも参照することを特徴とするLSIの素子配置方法。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 21/82 D ,  H01L 27/04 A