特許

J-GLOBAL ID：200903087464088109

半導体装置

発明者： 藤井 宏基
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-034820
公開番号（公開出願番号）：特開2001-230375
出願日： 2000年02月14日
公開日（公表日）： 2001年08月24日
要約：

【要約】【課題】インダクタと基板との間をシールドして基板でのノイズ発生を防止するとともにシールドパターンでの渦電流の発生によるQ値の低下を抑制する。【解決手段】インダクタは渦巻き形状の第2層金属配線14bで形成され、その直下には、第1および第2層間絶縁膜9、12を挟んで、金属シリサイド8bが形成されたポリシリコン5bが設けられ、ポリシリコン5bには切り込み15が設けられて第1のシールドパターンを構成している。p型シリコン基板1の表面には、切り込み15と整合した形状で凸型形状の金属シリサイド8dが設けられて第2のシールドパターンを構成している。第1、第2のシールドパターンによりインダクタと基板とはほぼ完全にシールドされ、同時に第1のシールドパターンの切り込みにより渦電流の発生をも抑制することができる。

請求項（抜粋）：

半導体基板にMOSトランジスタを含む能動素子とインダクタとが混在する回路が組み込まれた半導体装置において、前記インダクタと前記インダクタ直下の前記半導体基板表面との間に設けられ前記半導体基板表面から第1の絶縁膜で絶縁され前記インダクタから第2の絶縁膜で絶縁され外縁部側面から内側に向かって複数の凹型切り込みを有する導電膜からなる第1のシールドパターンと、前記切り込みに整合して前記半導体基板表面に設けられ金属シリサイドが形成された凸型領域と前記半導体基板表面に設けられ前記金属シリサイドが形成され複数の前記凸型領域を接続する接続領域とを有する第2のシールドパターンとを備えることを特徴とする半導体装置。

IPC (9件)：

H01L 27/04 ,  H01L 21/822 ,  H01F 17/00 ,  H01F 27/36 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/06 ,  H04B 15/00 ,  H05K 9/00

FI (7件)：

H01F 17/00 B ,  H01F 27/36 B ,  H04B 15/00 ,  H05K 9/00 Q ,  H01L 27/04 L ,  H01L 21/88 S ,  H01L 27/06 102 A

Fターム (46件)：

5E058BB19 ,  5E058BB20 ,  5E058CC13 ,  5E058CC15 ,  5E070AB01 ,  5E070AB06 ,  5E070CB03 ,  5E070CB12 ,  5E070CB17 ,  5E070DA17 ,  5E321AA17 ,  5E321AA33 ,  5E321GG05 ,  5F033HH08 ,  5F033JJ08 ,  5F033KK01 ,  5F033KK04 ,  5F033KK08 ,  5F033KK25 ,  5F033KK26 ,  5F033KK27 ,  5F033MM05 ,  5F033TT08 ,  5F033VV03 ,  5F033VV08 ,  5F033XX23 ,  5F038AZ04 ,  5F038BH10 ,  5F038BH19 ,  5F038CD18 ,  5F038EZ20 ,  5F048AC10 ,  5F048BA01 ,  5F048BE04 ,  5F048BF02 ,  5F048BF03 ,  5F048BF06 ,  5F048BF12 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5K052AA02 ,  5K052BB00 ,  5K052DD00 ,  5K052DD19 ,  5K052FF36