特許

J-GLOBAL ID：200903087473240967

メモリ構造

発明者： ピーター・フリック ,  アンドリュー・コル ,  デニス・エム・ラザロフ ,  アンドリュー・エル・ヴァン・ブロックリン
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (3件)： 岡田 次生 ,  伏見 直哉 ,  平野 ゆかり
公報種別：公開公報
出願番号（国際出願番号）：特願2003-073350
公開番号（公開出願番号）：特開2004-006715
出願日： 2003年03月18日
公開日（公表日）： 2004年01月08日
要約：

【課題】効率よく製作することのできる半導体メモリ構造を提供する。【解決手段】第1の電極(35)と、第2の電極(39)と、第3の電極(43)と、第1および第2の電極の間に配置された制御素子(25)と、第2および第3の電極の間に配置されたメモリ記憶素子(23)とを備えるメモリ構造が提供される。制御素子(25)およびメモリ記憶素子(23)の少なくとも一方は、第1、第2および第3の電極(35,39,43)のうちの少なくとも1つによる汚染から保護される。【選択図】図3

請求項（抜粋）：

第1の電極(35、135、235、335、435、535、635、743)と、 第2の電極(39、139、239a、239b、339a、339b、439a、439b、539a、539b、639a、639b、735)と、 第3の電極(43、133、233、333、341、433、441、533、633、641、739)と、 前記第3の電極および前記第2の電極の間に配置されるメモリ記憶素子(23)と、 前記第2の電極および前記第1の電極との間に配置される制御素子(25)とを備え、 前記メモリ記憶素子および前記制御素子のうちの少なくとも一方は、前記第1の電極、前記第2の電極、および前記第3の電極のうちの少なくとも1つによる汚染から保護される、メモリ構造。

IPC (1件)：

H01L27/10

FI (1件)：

H01L27/10 431

Fターム (8件)：

5F083CR14 ,  5F083FZ10 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA16 ,  5F083PR40