特許
J-GLOBAL ID：200903087514000666

半導体チップの回路基板への実装方法、半導体装置、電子デバイスおよび電子機器

発明者：
今井 英生

今井 英生 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (2件)： 増田 達哉 ,  朝比 一夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-065822
公開番号（公開出願番号）：特開2004-273957
出願日： 2003年03月11日
公開日（公表日）： 2004年09月30日
要約：
【課題】信頼性の高い半導体装置を得ることができる半導体チップの回路基板への実装方法を提供すること、また、信頼性の高い半導体装置を提供すること、前記半導体装置を備えた電子デバイス、電子機器を提供すること。【解決手段】本発明の半導体チップの回路基板への実装方法は、レジストを用いた無電解めっき法により基板2上に形成されたバンプ5Aを有する半導体チップ1Aを、フェースダウン実装により、端子9を有する回路基板7に実装する方法であって、回路基板7の端子9上にろう材10を供給し、その後、回路基板7の端子9と、半導体チップ1Aのバンプ5Aとを位置合わせして重ね合わせた状態で、加熱および/または加圧して、半導体チップ1Aと回路基板7とを接合することを特徴とする。このとき、半導体チップ1Aのバンプ5Aの側面にはフィレット101が形成される。【選択図】 図7
請求項（抜粋）：
基板と、レジストを用いた無電解めっき法により前記基板上に形成されたバンプとを有する半導体チップを、接続端子を有する回路基板に実装する方法であって、 前記回路基板の前記接続端子上にろう材を供給し、その後、 前記回路基板の前記接続端子と、前記半導体チップの前記バンプとを位置合わせして重ね合わせた状態で、加熱および/または加圧して、前記半導体チップと前記回路基板とを接合することを特徴とする半導体チップの回路基板への実装方法。
IPC (1件)：
H01L21/60
FI (3件)：
H01L21/60 311Q ,  H01L21/92 602D ,  H01L21/92 602F
Fターム (7件)：
5F044KK01 ,  5F044KK17 ,  5F044KK18 ,  5F044LL01 ,  5F044LL04 ,  5F044QQ02 ,  5F044QQ03
引用特許：
審査官引用 (3件)
  • バンプの形成方法
    公報種別：公開公報   出願番号：特願平9-132079   出願人：松下電器産業株式会社
  • 特開昭62-117346
  • 半導体装置とその製造方法
    公報種別：公開公報   出願番号：特願2000-192216   出願人：シチズン時計株式会社

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