特許
J-GLOBAL ID：200903087519352277
静電保護回路付半導体集積回路及びそのレイアウト設計方法
発明者：
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出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平5-218863
公開番号（公開出願番号）：特開平6-326248
出願日： 1993年09月02日
公開日（公表日）： 1994年11月25日
要約：
【要約】【目的】チップサイズの増大を抑え、かつ、設計を容易にする。【構成】セル列31の配列方向と同一方向のダイオード列33X及び33Yが所定間隔で設けられている。ダイオード列33X及び33Yは、半導体基板10の表面部に形成されたpn接合が配線トラックに沿って配置されたpn接合列と、セル間配線の配線層から基板表面のpn接合に対応した部分まで形成されたコンタクトホールに充填された電極とを有する。配線トラックに沿ってセル間配線を行うことにより該配線が自動的にダイオードに接続され、どの配線をダイオードに接続すればよいかを考える必要がない。セルのゲートとダイオードとの間の配線長は、許容値以下となり、静電破壊防止のための条件を自動的に満たすことができる。pn接合は、必要な入力信号線や電源配線の下方またはドレインの底部に形成してもよい。
請求項（抜粋）：
半導体基板(10)にMOSトランジスタを備えたセル(31a)が配列され、セル間を配線することにより所望の機能が達成される半導体集積回路において、該半導体基板の表面部に、該基板の表面側の一伝導型領域(19A)と該一伝導型領域より該基板の内側の反対伝導型領域(10)とのpn接合が形成され、該pn接合が該セル間配線と直角な方向の配線トラックに沿って配置されたpn接合列と、配線トラックに沿って該セル間配線を行うことにより該配線が自動的に接続されるようにするために、該セル間配線の配線層から該一伝導型領域表面まで形成されたコンタクトホール(351)に充填された電極(361)と、を有するダイオード列(33X、33Y)が所定間隔で設けられ、該MOSトランジスタのゲートと該電極との間の配線長が許容値以下に自動的になるようにしたことを特徴とする静電保護回路付半導体集積回路。
IPC (2件)：
引用特許：
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