特許
J-GLOBAL ID：200903087520972408
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平5-038686
公開番号（公開出願番号）：特開平6-252109
出願日： 1993年02月26日
公開日（公表日）： 1994年09月09日
要約：
【要約】【目的】本発明は、SOIウェーハを所定の厚さに仕上げる際に、SOIウェーハ周辺部の段差部に割れや欠け等が生じたりエッチング液が染み込んだりすることなく、SOIウェーハの支持基板底面を研磨又はエッチングすることができる半導体装置の製造方法を提供することを目的とする。【構成】レジスト滴下ノズル26をSOIウェーハ16の周辺部に沿って移動させながら、SOIウェーハ16周辺部の段差部18にレジスト24を滴下し、段差部18を平坦化レジスト24aによって埋め込み、SOIウェーハ16表面を平坦化した後、更にその上に保護レジスト24bを塗布する。平坦化レジスト24a及び保護レジスト24bによってSOIウェーハ16表面全面を覆った状態で、SOIウェーハが所定の厚さになるまで、その支持基板10底面を研磨するか、或いはHF系のエッチング液を用いてエッチングする。
請求項（抜粋）：
支持基板上に絶縁層を介して半導体層が張り合わされているウェーハを所定の厚さに仕上げる半導体装置の製造方法において、前記ウェーハ表面の周辺部における前記支持基板と前記半導体層とがなす段差部を平坦化レジストによって埋め込み、前記ウェーハ表面を平坦化する工程と、平坦化された前記ウェーハの前記半導体層及び前記平坦化レジスト上に保護膜を形成する工程と、前記ウェーハ表面全面を前記平坦化レジスト及び前記保護膜によって覆った状態で、前記ウェーハが所定の厚さになるまで、前記ウェーハの前記支持基板裏面を研磨し又は化学的にエッチングする工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/304 321
, H01L 21/306
