特許

J-GLOBAL ID：200903087533299958

半導体記憶装置

発明者： 山中 俊輝
出願人/特許権者： 株式会社リコー
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-060172
公開番号（公開出願番号）：特開2002-260384
出願日： 2001年03月05日
公開日（公表日）： 2002年09月13日
要約：

【要約】【課題】 簡単な回路構成で消費電流を増加させることなく、メモリセルのデータ破壊又はデータの誤った読み出しの発生を防止することができる半導体記憶装置を得る。【解決手段】 ダミーメモリ回路部19にライトバッファ10と同様の回路構成のダミーライトバッファ17を設けて、ダミーメモリ回路部19を、データ書き込み及びデータ読み出しを行うためのメモリ回路部12と同様の回路構成にすると共に、内部制御回路11が、ダミーメモリ回路部19のダミービット線DBLの電圧を検出回路18を介して検出し、プリチャージの完了判定を行ってプリチャージ回路6及びダミープリチャージ回路14に対するプリチャージ動作の制御を行うようにした。

請求項（抜粋）：

複数のメモリセルを有するメモリセルアレイと、対応する各メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う少なくとも1つのビット線対と、対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線と、所望のメモリセルからのデータ読み出し時に該メモリセルに接続されたビット線対からの信号を増幅して出力するセンスアンプと、データ書き込み時に対応するビット線対を介して所望のメモリセルへのデータ書き込みを行うライトバッファと、上記ビット線対に対するプリチャージを行うプリチャージ回路とを有するメモリ回路部を備えた半導体記憶装置において、上記メモリセルアレイのメモリセルと同じ構成をなし対応するメモリセルと同じワード線に接続された複数のダミーメモリセルで構成され、メモリセルアレイの動作を模擬するダミーメモリセルアレイ、該ダミーメモリセルアレイの対応する各ダミーメモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行うダミービット線対、上記ダミーメモリセルに対して所定のデータの書き込みを行うダミーライトバッファ、及び上記ダミービット線対に対するプリチャージを行うダミープリチャージ回路を有し、上記メモリ回路部の動作を模擬するダミーメモリ回路部と、上記ダミービット線対における一方のダミービット線の電圧を検出する検出回路部と、該検出回路部で検出された電圧から上記ビット線対に対するプリチャージ状態の判定を行って上記プリチャージ回路及びダミープリチャージ回路の動作制御を行う制御部と、を備えることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/41 ,  G11C 11/417

FI (2件)：

G11C 11/34 M ,  G11C 11/34 305

Fターム (8件)：

5B015HH01 ,  5B015JJ03 ,  5B015JJ11 ,  5B015KA13 ,  5B015KA33 ,  5B015KA38 ,  5B015KB23 ,  5B015KB88