MIS型半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：前田弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034511
公開番号（公開出願番号）：特開平9-232569
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】ゲート電極及びソース・ドレイン領域の上に低抵抗膜を形成するMOS型半導体装置の製造方法において、プロセスコストを低減しかつプロセスの安定性を向上させる。【解決手段】シリコン基板1上のポリシリコン膜9の上に、露光光に対する反射率がポリシリコン膜4よりも低く、かつウェットエッチングが可能な材料で構成されるチタンナイトライド膜5を堆積する。各膜4,5をパターニングして、ゲート電極4a,スペーサ5a等を形成した後、両側面上に絶縁性サイドウォール6を形成する。スペーサ5aをウェットエッチングにより除去した後、選択CVD法により、ゲート電極4a及びソース・ドレイン領域7の上にタングステン膜8を選択的に堆積する。反射率の低いチタンナイトライド膜5をスペーサ用膜とすることで、ゲート電極4aの細りや断線を防止できる。

請求項（抜粋）：

半導体基板上に活性領域を取り囲む素子分離を形成する第1の工程と、上記素子分離及び活性領域の上にポリシリコン膜を堆積する第2の工程と、上記ポリシリコン膜の上に、フォトリソグラフィ工程で露光する光の波長での反射率がポリシリコン膜よりも低くかつウェットエッチングが可能な材料で構成されるスペーサ用膜を堆積する第3の工程と、上記ポリシリコン膜及びスペーサ用膜をパターニングして、ゲート電極及び該ゲート電極の上のスペーサを形成する第4の工程と、上記ゲート電極及びスペーサの両側面の上に絶縁性サイドウォールを形成する第5の工程と、上記スペーサをウェットエッチングを用いて選択的に除去し、上記ゲート電極の上面とサイドウォールの上端との間に段差を形成する第6の工程と、上記ゲート電極の両側方に位置する活性領域内に不純物を導入してソース・ドレイン領域を形成する第7の工程と、上記ゲート電極及び上記ソース・ドレイン領域の上に選択的に低抵抗の導電膜を堆積する第8の工程とを備えていることを特徴とするMIS型半導体装置の製造方法。

IPC (4件)：

H01L 29/78 , C23F 1/26 , H01L 21/285 301 , H01L 21/3205

FI (5件)：

H01L 29/78 301 G , C23F 1/26 , H01L 21/285 301 R , H01L 21/88 M , H01L 29/78 301 S

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