特許

J-GLOBAL ID：200903087545301150

論理回路の合成装置、論理回路の合成方法及び論理回路の合成プログラムを記録したコンピュータ読み取り可能な記録媒体

発明者： 増田 篤司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-167431
公開番号（公開出願番号）：特開平11-015865
出願日： 1997年06月24日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 論理回路を自動合成する場合において、動作条件の異なる部分を動作条件毎に処理単位を区切って処理することで、論理回路の合成時間の短縮と合成された論理回路の内部結線の本数を減少させることを目的とする。【解決手段】 本発明の論理回路の合成装置は、動作記述を入力する入力手段100と、動作記述をコントロールデータフローグラフ(C/DFG)に変換するC/DFG変換手段210と、C/DFGを条件毎に分割してデータフローグラフ(DFG)を作成する条件分割手段220と、DFGを実行ステップに分割し、各演算ノードに対して記憶素子を挿入するスケジューリング手段230と、前記DFGを演算器の共有化と内部結線の共有化とを考慮して演算器への割り付けを行うハードウェア割り付け手段240とを含む処理手段200と、合成された論理回路を出力する出力手段300とから構成されていることを特徴とする。

請求項（抜粋）：

合成しようとする論理回路に関するデータの記述された動作記述を入力する入力手段と、この入力手段により入力された前記動作記述をコントロール/データフローグラフに変換するコントロール/データフローグラフ変換手段と、このコントロール/データフローグラフ変換手段で作成された前記コントロール/データフローグラフを動作条件毎に分割してデータフローグラフを作成する条件分割手段と、この条件分割手段により作成された前記データフローグラフを実行ステップに分割し、前記実行ステップ毎に各演算ノードに対して記憶素子を挿入するスケジューリング手段と、このスケジューリング手段により前記実行ステップに分割された前記データフローグラフを演算器の共有化と内部結線の共有化とを考慮して演算器への割り付けを行うハードウェア割り付け手段とを含む処理手段と、この処理手段によって合成された論理回路を出力する出力手段とから構成されている論理回路の合成装置。

FI (2件)：

G06F 15/60 654 Z ,  G06F 15/60 654 M