特許

J-GLOBAL ID：200903087569407510

クロック逓倍回路及び半導体集積回路

発明者： 平野 勝士
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-016921
公開番号（公開出願番号）：特開平10-215153
出願日： 1997年01月30日
公開日（公表日）： 1998年08月11日
要約：

【要約】【課題】 ディレイライン回路から取り出される複数のクロック信号の立ち上りと立ち下がりの遅延時間の差に起因するジッタの影響を回避できるクロック逓倍回路を提供する。【解決手段】 入力クロックから遅延時間差のある複数のクロック信号を生成するディレイライン回路と、前記ディレイライン回路から出力される複数のクロック信号の中の2本のクロック信号の立ち上り波形または立ち下がり波形のいずれか一方に基づいてパルス波形を生成する複数のパルス生成手段と、前記各パルス生成手段から出力される複数のパルス波形を合成して1本のクロック波形を生成するパルス合成手段とを備えたことにある。

請求項（抜粋）：

入力クロックから遅延時間差のある複数のクロック信号を生成するディレイライン回路と、前記ディレイライン回路から出力される複数のクロック信号の中の2本のクロック信号の立ち上り波形または立ち下がり波形のいずれか一方に基づいてパルス波形を生成する複数のパルス生成手段と、前記各パルス生成手段から出力される複数のパルス波形を合成して1本のクロック波形を生成するパルス合成手段とを備えたことを特徴とするクロック逓倍回路。