特許

J-GLOBAL ID：200903087579428876

半導体集積回路装置

発明者： 平山 照峰
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平3-164571
公開番号（公開出願番号）：特開平5-013728
出願日： 1991年07月04日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 デバイスの測定時にクロスチェックを行えるようにして、不良検出率の向上を図ると共に、実際にメモリ回路を形成した場合において、その集積度を向上させる。【構成】 CMOSゲートアレイの基本セルにおいて、Nチャネル部1における不純物拡散領域3以外のゲート電極4a及び4b間及びPチャネル部2における不純物拡散領域5以外のゲート電極6a及び6b間に、夫々P型の基板コンタクト領域7a及びN型の基板コンタクト領域7bを形成する。更にNチャネル部1の各ドレイン領域3a及び3bから一部垂直方向に連続して延びるドレイン領域の引出し部8a及び8bを形成し、基本セルに沿って垂直方向に延びるトランスミッションゲート9から一部水平方向に枝分かれした枝ゲート部9aを引出し部8a及び8bに共通に接続させて構成する。

請求項（抜粋）：

半導体基板上に形成されたP型のソース領域又はドレイン領域の一方を共有して直列接続された複数のPチャネル型トランジスタと、上記半導体基板上に形成されたN型のソース領域又はドレイン領域の一方を共有して直列接続された複数のNチャネル型トランジスタとを有する基本セルが多数形成されたマスタスライス方式の半導体集積回路装置において、上記Nチャネル型トランジスタのゲート電極間及び上記Pチャネル型トランジスタのゲート電極間に基板コンタクト領域が形成され、上記トランジスタのうち、一方のチャネル型のトランジスタにおけるソース領域又はドレイン領域にトランスミッションゲートが接続されていることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/118 ,  H01L 21/82 ,  H01L 27/10 371

FI (2件)：

H01L 21/82 M ,  H01L 21/82 T