特許

J-GLOBAL ID：200903087599697334

半導体記憶装置及びその製造方法

発明者： 小野沢 和徳
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平9-162722
公開番号（公開出願番号）：特開平11-017027
出願日： 1997年06月19日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 低電圧で動作する高速のSRAMのソフトエラー耐性を向上させる。【解決手段】 蓄積ノードに情報を記憶するSRAM型メモリセルについて、半導体基板主面上に絶縁膜を介して容量を構成する導体膜を形成し、この導体膜よりも上層の配線層と半導体基板主面の蓄積ノードとなる半導体領域とを接続するプラグが前記導体膜を貫通し、前記プラグの側面と前記導体膜の側面とを接続させる。また、前記蓄積ノードを構成し半導体基板主面に形成された半導体領域と接続する第1の配線層と、該配線層の上層に形成される第2の配線層とによって容量を形成する。【効果】 前記導体膜によって容量が形成され、また、前記第1の配線層と第2の配線層とによって容量が形成されるために、ソフトエラー耐性が向上する。

請求項（抜粋）：

蓄積ノードに情報を記憶するSRAM型メモリセルを有する半導体記憶装置において、半導体基板主面上に絶縁膜を介して容量を構成する導体膜を形成し、この導体膜よりも上層の配線層と半導体基板主面の蓄積ノードとなる半導体領域とを接続するプラグが前記導体膜を貫通し、前記プラグの側面と前記導体膜の側面とが接続していることを特徴とする半導体記憶装置。

IPC (7件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/10 491

FI (4件)：

H01L 27/10 381 ,  H01L 27/10 491 ,  H01L 27/04 C ,  H01L 27/08 321 K