特許

J-GLOBAL ID：200903087606140871

半導体集積回路装置

発明者： 佐藤 和重 ,  渡辺 篤雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-232155
公開番号（公開出願番号）：特開平7-099255
出願日： 1993年09月20日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】 SRAMのメモリセルの高集積化と動作信頼性の確保とを両立させる技術を提供する。【構成】 SRAMのメモリセルの導電層を構成するゲート電極7,8,9、電源電圧線10、基準電圧線13、局所配線L1,L2 および相補性データ線(第1データ線D1 および第2データ線D2)のそれぞれを異なる導電層に形成する。また、局所配線L1,L2 とその下層の基準電圧線13とを互いに交差するように配置し、この交差領域に容量(Cs)を形成する。

請求項（抜粋）：

駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用MISFETとでメモリセルを構成したSRAMを有する半導体集積回路装置であって、半導体基板の主面上に形成した第1導電膜で駆動用MISFET、負荷用MISFETおよび転送用MISFETのそれぞれのゲート電極を構成し、前記第1導電膜の上層に形成した第2導電膜で前記負荷用MISFETのソース領域に接続される電源電圧線を構成し、前記第2導電膜の上層に形成した第3導電膜で前記駆動用MISFETのソース領域に接続される基準電圧線を構成し、前記第3導電膜の上層に形成した第4導電膜で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記基準電圧線と前記一対の局所配線とを互いに交差するように配置したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/8244 ,  H01L 21/3205 ,  H01L 27/11

FI (2件)：

H01L 27/10 381 ,  H01L 21/88 Z