特許

J-GLOBAL ID：200903087628385703

半導体装置及びその製造方法

発明者： 横倉 誠一郎 ,  米田 智
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-245352
公開番号（公開出願番号）：特開平11-087636
出願日： 1997年09月10日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】ロジックトランジスタと不揮発性メモリとDRAMとを混載した半導体装置において、適切なDRAMのキャパシタ絶縁膜の形成方法を提供する。【解決手段】従来のロジック・メモリ混載型の半導体装置には、MOSトランジスタを含むロジック部とDRAMとE2 PROMとの3者を混載したものがなく、これに対応する適切なDRAMキャパシタの形成方法がなかった。本発明は前記3者を混載した半導体装置において、前記メモリ部にメモリセルキャパシタを含むDRAMと、E2 PROMとが含まれる場合、前記DRAMのメモリセルキャパシタの誘電絶縁膜の厚さが、MOSトランジスタのゲート絶縁膜の厚さとE2 PROMの半導体基板に隣接するゲート絶縁膜の厚さとのうち、いずれか薄い方と等しくなるようにする。このようにすれば前記3者を混載した半導体装置においてDRAMの集積度を飛躍的に高めることができる。

請求項（抜粋）：

MOSトランジスタを含むロジック部とメモリ部とが同一チップ上に搭載された半導体装置において、前記メモリ部は、メモリセルキャパシタを含むダイナミック型ランダムアクセスメモリからなる部分と、書き換え可能な不揮発性メモリからなる部分とを有するものであって、前記メモリセルキャパシタの誘電絶縁膜の厚さが、前記MOSトランジスタのゲート絶縁膜の厚さと前記不揮発性メモリの半導体基板に隣接するゲート絶縁膜の厚さとの内、いずれか薄い方に等しくされたことを特徴とする半導体装置。