半導体記憶装置

発明者：
出願人/特許権者： ,
代理人 (1件)：柿本恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-145188
公開番号（公開出願番号）：特開平5-342872
出願日： 1992年06月05日
公開日（公表日）： 1993年12月24日
要約：

【要約】【目的】データ線SDB1,SDB2からなるサブデータバスSDBの“H”側の電位差を発生しやすくしてイコライズ動作の効率を良くし、イコライズ時間の短縮化を図る。【構成】イコライズ信号EQ及び第2のクランプ信号C2が“H”になると、イコライズ回路70とクランプ回路80がオンし、SDBがイコライズされ、サブアンプ90の動作点レベルにクランプされる。次に、EQが“L”となり、カラム線CLが“H”になると、SDBとビット線対BL1・BL2とを接続するNMOS61,62がオンし、センスアンプ50によってSDBの一方が“L”に、他方が“H”に引かれて該SDBに電位差が生じる。同時に、C2が“L”となり、プルダウン用NMOS83,84がオフするため、SDBの“H”側の電位差が発生しやすくなる。

請求項（抜粋）：

ワード線と相補的な2本のビット線からなるビット線対との交差箇所に接続されたメモリセルと、前記ビット線対の電位差を増幅するセンスアンプと、選択信号によって相補的な2本のデータ線からなるサブデータバスと前記ビット線対との間を接続/遮断するトランスファゲートと、前記サブデータバスを一定電位に均等化するイコライズ回路と、前記サブデータバスを所定電位にクランプするクランプ回路と、前記サブデータバスの電位差を増幅してメインデータバスへ出力するサブアンプとを、備えた半導体記憶装置において、前記クランプ回路は、第1のクランプ信号によって前記サブデータバスを第1の電源電位にプルアップするプルアップ用トランジスタと、前記イコライズ回路の動作時のみ第2のクランプ信号によって前記サブデータバスを第2の電源電位にプルダウンするプルダウン用トランジスタとで、構成したことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (5件)

特開平4-061688
特開昭61-158093
特開平4-134694

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