特許
J-GLOBAL ID：200903087683663330
LSIの論理シミュレーション方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平6-232415
公開番号（公開出願番号）：特開平8-077240
出願日： 1994年09月01日
公開日（公表日）： 1996年03月22日
要約：
【要約】【目的】 少ないパラメータで回路シミュレーション結果によく合致したCMOSトランジスタの遅延特性を算出することを可能とした論理シミュレーション方法を提供する。【構成】 CMOSゲートを用いて構成されるLSIの論理シミュレーション方法であって、CMOSゲートの出力電圧値がVO になるまでの遅延時間tを算出する計算式に、入力遷移時間TTiを考慮すると共に、MOSトランジスタのドレイン電流ln|IDS|とゲート電圧ln|VGS-VTH|の傾きとして実デバイスにより近い値αを用いることにより、少ないパラメータで回路シミュレーション結果によく合致した高精度のタイミングシミュレーションを可能とした。
請求項（抜粋）：
CMOSゲートを用いて構成されるLSIの論理シミュレーション方法であって、CMOSゲートの出力電圧値がVO だけ変化するまでの遅延時間tを、下記数1に基づいて算出することを特徴とする論理シミュレーション方法。【数1】但し数1において、CL;出力負荷容量、TTi;入力遷移時間、VTH;MOSトランジスタのしきい値α;ln|IDS|とln|VGS-VTH|の傾きβ;MOSトランジスタの利得係数である。
FI (2件)：
G06F 15/60 664 J
, G06F 15/60 668 A
