特許

J-GLOBAL ID：200903087750397526

FIFOメモリ管理装置

発明者： 中川 和三
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 森田 雄一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-288013
公開番号（公開出願番号）：特開平9-106340
出願日： 1995年10月09日
公開日（公表日）： 1997年04月22日
要約：

【要約】【課題】 ポインタ誤認による誤動作の発生率を少なくする。【解決手段】 2分割されたメモリブロック1,2それぞれに共通のアドレス信号線AD0〜AD6を接続する。メモリブロック1,2とデータバス8との間にゲート6,7を接続する。ゲート6,7にアドレス信号線AD7を接続するとともに、一方のゲート7にインバータ11を接続することで相補的に作動する。実行手続き書き込み済みポインタ3が指示するアドレスnについて手順データを書き込む際、アドレス信号線AD7とゲート6,7とにより、一方のメモリのみにデータを送り、他方の該当するアドレスにはデータを送らない。この状態でメモリ・ライト信号を入力し、一方のメモリの該当アドレスに手順データを書き込み、他方のメモリの該当アドレスをキャンセル書き込みする。

請求項（抜粋）：

入力されたデータを書き込みポインタの指定するメモリ上のアドレスに書き込むととともに、書き込まれたデータを取り出しポインタの指定するメモリ上のアドレスから読み取り出力することによりデータの先入れ先出し管理をするFIFOメモリ管理装置において、複数ブロックに等分割されるとともに各ブロックに共通のアドレス線が接続されたメモリと、各メモリブロックに共通する桁番号部を有するとともに全メモリブロックに連続したアドレス番号をサイクリックに表示するデータ書き込みポインタおよびデータ取り出しポインタと、データ書き込みポインタの指示に該当するメモリブロックのアドレスに入力データを書き込む手段と、入力データ書き込み手段と同一の動作タイミングでデータ書き込みポインタが指示する共通の桁番号部に該当する他の一つのメモリブロックの該当するアドレスのデータを消去する手段と、を備えたことを特徴とするFIFOメモリ管理装置。

IPC (2件)：

G06F 5/06 311 ,  G11C 7/00 318

FI (2件)：

G06F 5/06 311 ,  G11C 7/00 318 A