特許
J-GLOBAL ID：200903087762433102
半導体集積回路の検査方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-316293
公開番号（公開出願番号）：特開平7-169806
出願日： 1993年12月16日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】 ウエハ状態でのバーンインを行う際、バーンイン前検査において電源電流不良等、そのままバーンインに供すると、他のチップに悪影響を及ぼす恐れのあるチップを一括バーンインから除外する。【構成】 バーンイン前検査において、電源電流不良等致命的不良となったチップ2について、ウエハ状態での一括バーンインの際に他のチップ2に悪影響を与えないよう、電源パッド4を含むいくつかのパッド上に従来不良品のマーキングに用いられていたインカーで不導体樹脂5を塗布する。電源パッド4をマークされたチップ2は一括プロービングによりプローブされても表面が不導体層により覆われているため、導通が取れず一括バーンインの対象から除外することが出来る。
請求項（抜粋）：
試験の前に各チップを事前検査する工程と、事前検査の結果不具合いが検出されたチップに対し、共通の電源線または信号線の接続される電極部分を覆うように不導体層を形成する工程と、その後、各チップに対し共通の電源線または信号線を有するプローブ手段により同一ウエハ上に同時形成された半導体装置の少なくとも一部を同時に試験する工程とを備えた半導体集積回路の検査方法。
IPC (3件)：
H01L 21/66
, G01R 31/26
, G01R 31/28
