特許

J-GLOBAL ID：200903087764995779

半導体装置およびその製造方法

発明者： 川辺 和秀
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-218518
公開番号（公開出願番号）：特開2003-031691
出願日： 2001年07月18日
公開日（公表日）： 2003年01月31日
要約：

【要約】【課題】 従来の半導体装置は、キャパシタ上部電極の一部が削られたり、EM耐性が劣化し信頼性が低くなる等の課題があった。【解決手段】 DRAM部とロジック部とを混載する半導体装置であって、半導体基板1上に形成するMIM型キャパシタ下部電極11と、MIM型キャパシタ下部電極11の表面が露出しないようにMIM型キャパシタ下部電極11上に形成されるコンタクトホールを有する層間シリコン酸化膜14,19と、コンタクトホールの側壁と底部とをタングステンによって覆うように形成するWプラグ23と、Wプラグ23を電気的に接続するアルミニウム配線25とを備えるものである。

請求項（抜粋）：

DRAM部とロジック部とを混載する半導体装置において、半導体基板上に形成するキャパシタ下部電極と、当該キャパシタ下部電極の表面が露出しないように前記キャパシタ下部電極上に形成される複数の開口孔を有する層間絶縁膜と、前記複数の開口孔の側壁と底部とを導電膜によって覆うように形成する複数のプラグと、当該複数のプラグを電気的に接続する配線層とを備える半導体装置。

IPC (2件)：

H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/10 621 B ,  H01L 27/10 681 F

Fターム (18件)：

5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083GA27 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083MA03 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR40 ,  5F083PR52 ,  5F083ZA01 ,  5F083ZA12