特許
J-GLOBAL ID：200903087791682545
非プログラム順序実行スーパスカラ・マルチプロセッサにおける効率的確定一貫性サポート機構
発明者：
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出願人/特許権者：
代理人 (1件)：
合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-311881
公開番号（公開出願番号）：特開平8-234981
出願日： 1995年11月30日
公開日（公表日）： 1996年09月13日
要約：
【要約】【課題】 ロード命令の非プログラム順序実行を可能にする一方で、効率的な確定一貫性をサポートするプロセッサ制御を提供する。【解決手段】 タッチ制御は、プロセッサが任意の未処理のロードまたはストア命令を待機する間に、続くストア命令を保留ストア・バッファに記憶するとき動作する。ストア命令の対象となるデータ・ラインをキャッシュにプリロードするタッチ・データを発行することにより、保留のストア命令の効率が改良される。プロセッサは続いて発行されるロード命令を、その終了状態までに限り以前のロード命令に対して非プログラム順序に実行することができる。続いて発行されるロード命令は、以前のロード命令が完了されるまで完了を許可されない。終了済みロード命令の取消し制御は、ロード命令の対象がマルチプロセッサからの無効要求と同一の場合、任意の終了済みロード命令及び続く命令を取り消すことにより確定一貫性が維持されることを保証する。
請求項（抜粋）：
各々がストア及びロード命令を含むメモリ・オペレーションを発行する複数のプロセッサ、キャッシュ及びシステム・メモリを含むデータ処理システムにおいて、前記プロセッサにより確定一貫性及び非プログラム順序の命令実行をサポートする方法であって、記憶データをメモリに記憶するように要求するストア命令を発行するステップと、記憶アドレスを生成するステップと、前記記憶アドレスに対応するメモリ・ブロックの排他所有を要求するタッチ・コマンドを前記キャッシュに対して生成するステップと、前記ブロックがキャッシュにより排他的に保持される場合、前記タッチ・コマンドを終了するステップと、前記ブロックが前記キャッシュにより排他的に保持されない場合、前記ブロックを前記キャッシュに排他状態で送信するように要求するコマンドを前記システム・メモリに発行するステップと、前記ストア命令以前に発行された全ての命令が実行を完了した時に、前記ストア命令に関連する前記記憶データを前記キャッシュに書込むステップと、を含む、方法。
IPC (4件)：
G06F 9/38 350
, G06F 9/38 370
, G06F 12/08 310
, G06F 15/16 470
G06F 9/38 350 A
, G06F 9/38 370 X
, G06F 12/08 310 B
, G06F 15/16 470 A
