特許
J-GLOBAL ID：200903087794608206

半導体集積回路

発明者：
及川 恒平

及川 恒平 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-217873
公開番号（公開出願番号）：特開2006-041129
出願日： 2004年07月26日
公開日（公表日）： 2006年02月09日
要約：
【課題】 複数の電源領域を有するLSI内のクロック信号の同期化を図る。【解決手段】 本発明の例に関わる半導体集積回路は、第1電源電圧が供給され、第1クロック配線網を有する第1電源領域Aと、第2電源電圧が供給され、第2クロック配線網を有する第2電源領域Bと、基準クロック信号nPIの位相と第1クロック配線網の終点のクロック信号nPIAの位相とを一致させることにより得られる第1出力信号nPOAを第1クロック配線網の始点に与えるPLL回路PLL1と、基準クロック信号nPIの位相と第2クロック配線網の終点のクロック信号nPIBの位相とを一致させることにより得られる第2出力信号nPOBを第2クロック配線網の始点に与えるPLL回路PLL2とを備え、第2電源電圧の値を第1電源電圧の値とは異なる値に変化させるモードを有する。【選択図】図1
請求項（抜粋）：
第1電源電圧が供給され、第1クロック配線網を有する第1電源領域と、第2電源電圧が供給され、第2クロック配線網を有する第2電源領域と、データの入出力を制御する基準クロック信号の位相と前記第1クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第1出力信号を前記第1クロック配線網の始点に与える第1位相同期回路と、前記基準クロック信号の位相と前記第2クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第2出力信号を前記第2クロック配線網の始点に与える第2位相同期回路とを具備し、前記第2電源電圧の値を前記第1電源電圧の値とは異なる値に変化させるモードを有することを特徴とする半導体集積回路。
IPC (5件)：
H01L 21/82 ,  H03K 5/00 ,  H04L 7/033 ,  H01L 21/822 ,  H01L 27/04
FI (4件)：
H01L21/82 W ,  H03K5/00 S ,  H04L7/02 B ,  H01L27/04 D
Fターム (13件)：
5F038CD06 ,  5F038CD09 ,  5F038DF01 ,  5F038EZ20 ,  5F064BB03 ,  5F064BB18 ,  5F064BB21 ,  5F064EE47 ,  5F064EE54 ,  5K047AA08 ,  5K047GG09 ,  5K047MM47 ,  5K047MM55
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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