特許
J-GLOBAL ID：200903087805458295
不揮発性半導体記憶装置及びデ-タ読み出し方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-064637
公開番号（公開出願番号）：特開平10-261296
出願日： 1997年03月18日
公開日（公表日）： 1998年09月29日
要約：
【要約】【課題】 NAND型フラッシュメモリの読み出し速度を高速化する。【解決手段】 ビット線BLaiは、接地電位又は中間電位にプリチャ-ジされた後、フロ-ティングとなる。また、ラッチ回路LATCHの出力は“H”となる。選択ワ-ド線には、0Vが印加され、その他のワ-ド線には、電源電位VCCが印加される。閾値が0V未満の選択メモリセルが接続されるビット線BLaiでは、当該ビット線BLaiは、接地に接続されるため、0Vとなる。閾値が0Vを越える選択メモリセルが接続されるビット線BLaiでは、当該ビット線BLaiの電位は、ワ-ド線とビット線の容量結合により電源電位VCCに向かって上昇する。ビット線の電位がトランジスタM3の閾値を越えると、ラッチ回路LATCHの出力は、“L”に反転する。
請求項（抜粋）：
直列接続された複数のメモリセルを有し、前記直列接続された複数のメモリセルの一端は、セレクトゲ-トトランジスタを介してビット線に接続され、前記直列接続された複数のメモリセルの他端は、セレクトゲ-トトランジスタを介して低電位を供給する端子に接続され、前記複数のメモリセルの閾値は、第1電位未満、又は前記第1電位を越え、電源電位未満である不揮発性半導体記憶装置において、ラッチ回路と、読み出し前に、前記ラッチ回路の出力を高電位に設定すると共に、ビット線の電位を前記低電位又は前記低電位を越える中間電位に設定する第1手段と、読み出し時に、選択ワ-ド線の電位を前記第1電位に設定すると共に、非選択ワ-ド線の電位を前記電源電位に設定する第2手段と、前記低電位及び前記中間電位を越え、前記電源電位未満の閾値を有し、前記ビット線の電位が当該閾値を越える場合に、前記ラッチ回路の出力を前記低電位に反転させる第3手段とを具備することを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 622 E
, G11C 17/00 634 B
