特許
J-GLOBAL ID：200903087832322435
クロック回路
発明者：
出願人/特許権者：
代理人 (1件)：
合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-013992
公開番号（公開出願番号）：特開平7-282025
出願日： 1995年01月31日
公開日（公表日）： 1995年10月27日
要約：
【要約】【目的】 メインプロセッサ・メモリとパケット交換機構との間にデータを転送するための装置。【構成】 上記装置は、(1)メインプロセッサ・メモリに結合された第1バスと、(2)第1バスと第2のバスとの間に結合され、第1バスに接続された第1ポートと第2バスに接続された第2ポート、第2バスに結合された通信プロセサ、第2バスに結合されたメモリとを持つ双方向FIFOバッファと、(3)メインプロセッサとFIFOバッファとの間にデータを転送するための、第1バスとFIFOバッファとの間に結合された第1のDMAエンジンと、(4)FIFOバッファと第2バスとの間にデータを転送するために両者の間に結合された第2のDMAエンジンと、(5)第2バスとパケット交換機構とをインターフェースさせるために両者の間に結合されたパケット交換インターフェースとを含む。
請求項（抜粋）：
メインプロセッサのチャネルと交換機構との間に結合されたアダプタに使用するクロック回路であって、前記アダプタに結合された出力を持ち、第1の状態と第2の状態を持つクロック信号を発生する、前記交換機構の中のスイッチ・クロックと、前記の第1の状態から前記の第2の状態に前記のクロック信号が遷移するのを検出する、前記スイッチ・クロックの出力に接続された第1の入力と、前記の第2の状態から前記の第1の状態に前記のクロック信号が遷移するのを検出する、前記のスイッチ・クロックの前記出力に接続された第2の入力と、前記クロック信号の遷移の1つを検出するのに応じて初期値から終末値にカウントをはじめる、前記の第1および第2の入力に接続されたカウンタと、クロック信号の遷移が欠けると前記カウンタが前記終末値に達するように前記カウンタの周波数を前記クロック信号の周波数より大きくし、前記カウンタが前記終末値に達するのに応じてリセット信号を発生させる出力と、を有する前記アダプタの中のカウンタ機構と、前記カウンタ機構の前記出力に結合し、前記リセット信号に応じて前記アダプタをリセットするためのリセット手段と、前記リセット手段と前記メインプロセッサのチャネルとの間に結合され、クロック信号の遷移が欠けた場合でも前記チャネルがハングアップ・コンディションに放置されないようにするために、前記アダプタの前記リセット・コンディションを前記チャネルに伝達するためのリセット伝達手段と、を有するクロック回路。
IPC (7件)：
G06F 15/163
, G06F 1/04 302
, G06F 13/36 310
, H04L 7/00
, H04L 29/14
, H04L 12/56
, H04Q 3/545
G06F 15/16 310 V
, H04L 13/00 313
, H04L 11/20 102 A
