特許

J-GLOBAL ID：200903087840467590

半導体集積回路装置

発明者： 安 藏 顕 一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-152894
公開番号（公開出願番号）：特開平11-344535
出願日： 1998年06月02日
公開日（公表日）： 1999年12月14日
要約：

【要約】【課題】 構成を任意に変更可能で再利用可能性の高いテスト回路の提供。【解決手段】 縦続接続された複数のレジスタREG1〜REG8と、各レジスタの段間に接続された切換回路1と、ビット幅設定信号を出力するレジスタ長判定回路2とを有し、各切換回路1は、ANDゲートG1とEXORゲートG2とを有する。パラレル制御データS11〜S17中の対応するデータが「1」の場合には、そのデータが入力されるANDゲートG1からは、最終段のレジスタ出力がそのまま出力され、対応するEXORゲートG2は、ANDゲートG1の出力と前段のレジスタ出力との排他的論理和を出力する。パラレル制御データS11〜S17中の対応するデータが「1」の場合には、EXORゲートG2は、フィードバックポイントとして機能する。外部から供給されるパラレル制御データS11〜S19の論理により、MFSRのビット幅とフィードバックポイントの位置を任意に設定できる。

請求項（抜粋）：

縦続接続され共通のクロックにより動作する複数のレジスタと、前記複数のレジスタの段間の少なくとも1箇所に設けられ、前段のレジスタ出力と最終段のレジスタ出力との排他的論理和を演算した結果を次段のレジスタに入力するフィードバックポイントと、を有するリニア・フィードバック・シフトレジスタを備えた半導体集積回路装置において、前記リニア・フィードバック・シフトレジスタ内の各レジスタの段間にそれぞれ設けられる複数の切換回路を備え、前記切換回路のそれぞれは、各切換回路に対応した第1の制御信号に基づいて、前記フィードバックポイントを設定するか否かを切り換え、前記リニア・フィードバック・シフトレジスタは、前記切換回路により設定された前記フィードバックポイントに基づいて、テストパターンの生成を行うことを特徴とする半導体集積回路装置。

IPC (3件)：

G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G01R 31/28 V ,  H01L 27/04 T