半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-179939
公開番号（公開出願番号）：特開2001-007323
出願日： 1999年06月25日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】MOSトランジスタのパンチスルーを防止すると共に、ソース層及びドレイン層の有する接合容量を低減する。【解決手段】第2シリコン窒化膜5、シリコン酸化膜4及び第1シリコン窒化膜3を順次、エッチングし、ゲート電極の形成領域に開口部6を形成する。そして、この開口部6から、ボロンをイオン注入して、パンチスルー防止用のp型層7を形成する。開口部6を充填すると共に、第2シリコン窒化膜5上に3000Å〜4000Åのポリシリコン層9をLPCVD法によって形成する。ポリシリコン層9を全面エッチングして開口部6に充填されたポリシリコン層9のみを残し、ゲート電極とする。

請求項（抜粋）：

第1導電型の半導体基板上にシリコン酸化膜を形成し、該シリコン酸化膜に開口部を形成する工程と、前記開口部から不純物を導入し、パンチスルー防止用の第1導電型不純物層を形成する工程と、前記開口部の半導体基板表面にゲート酸化膜を形成する工程と、前記開口部を充填するとともに前記シリコン酸化膜上にシリコン層を形成する工程と、前記シリコン層を全面エッチングし、前記開口部に残存したシリコン層から成るゲート電極を形成する工程と、前記シリコン酸化膜を除去する工程と、前記ゲート電極の両側の前記半導体基板上に第2導電型のソース層及びドレイン層を形成する工程と、を有し、前記パンチスルー防止用の第1導電型層は、実質的にソース層とドレイン層との間のチャネル領域に形成されることを特徴とする半導体装置の製造方法。

Fターム (11件)：

5F040DA12 , 5F040DA18 , 5F040EC07 , 5F040EE05 , 5F040EF02 , 5F040EK05 , 5F040FA03 , 5F040FB02 , 5F040FC10 , 5F040FC19 , 5F040FC22

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