特許
J-GLOBAL ID：200903087863366023
論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平4-282053
公開番号（公開出願番号）：特開平6-132811
出願日： 1992年10月20日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】小占有面積であり、低消費電力であり、かつ、多機能である論理ゲートを提供する。【構成】負性抵抗素子D1とD2とが直列接続され、負性抵抗素子D1にトランジスタT1が並列接続され、負性抵抗素子D2にトランジスタT2が並列接続されて、RSフリップフロップが構成され、この負性抵抗素子D1に複数のトランジスタを並列接続すればアンドゲート又はオアゲートが構成され、負性抵抗素子D2に複数のトランジスタを並列接続すればナンドゲート又はノアゲートが構成され、負性抵抗素子D1に、複数のトランジスタを直列接続したものを並列接続すればアンドゲートが構成され、負性抵抗素子D2に、複数のトランジスタを直列接続したものを並列接続すればナンドゲートが構成される。
請求項（抜粋）：
アノードが高電位側電源配線に接続された第1負性抵抗素子(D1)と、アノードが該第1負性抵抗素子のカソードに接続され、カソードが低電位側電源配線に接続された第2負性抵抗素子(D2)と、該第1負性抵抗素子に並列接続された第1トランジスタ(T1)と、該第2負性抵抗素子に並列接続された第2トランジスタ(T2)と、を有し、該第1トランジスタの制御入力端が第1入力端(S)とされ、該第2トランジスタの制御入力端が第2入力端(R)とされ、該第2負性抵抗素子のアノードが出力端(Q)とされることを特徴とする論理回路。
IPC (3件)：
H03K 19/08
, H01L 27/04
, H03K 19/0952
